Yuri Panchul (panchul) wrote,
Yuri Panchul
panchul

Categories:

Записался на обзорный курс с элементами физической части ASIC design и бизнеса с фабриками

Записался студентом на обзорный курс с элементами физической части ASIC design и бизнеса с фабриками - эти стороны микроэлектронной индустрии я знаю недостаточно. Другие аспекты курса (например верификацию на уровне RTL) я бы мог и сам прочитать. Курс проводится в University of California Santa Cruz Extension Silicon Valley. 10 занятий с 6.30 вечера по 9.30. На расстоянии короткой прогулки от офиса Imagination в Санта-Кларе - даже ехать никуда не надо:

http://course.ucsc-extension.edu/modules/shop/index.html?action=section&OfferingID=1532058&SectionID=5277986







Какие аспекты данного курса вас бы заинтересовали?

Overview of ASIC architectures, including networking chips
2(8.0%)
Integration of IP cores: formats, deliverables, watermarks, etc.
4(16.0%)
Overcoming the verification bottleneck: embedded assertions, constrained random tests, equivalence checking and emulation
3(12.0%)
How on-chip firmware code interacts with the chip’s hardware
3(12.0%)
Creating layout for tape-out: metal layers and vias, routing insights, noise avoidance, DFM issues, timing closure
3(12.0%)
How a taped-out design is fabricated onto a silicon die at 32 nm
3(12.0%)
Doing business with silicon foundries: sort, shuttles, corner lots
3(12.0%)
Comprehensive coverage of the chip design flow, from spec through tape-out to fabrication and packaging, equipping students for follow-on courses in RTL design, verification, DFT, and layout
3(12.0%)
Другие (пояснить в комментариях)
1(4.0%)
Subscribe

  • Post a new comment

    Error

    Anonymous comments are disabled in this journal

    default userpic

    Your reply will be screened

    Your IP address will be recorded 

  • 20 comments