March 26th, 2015

Второй вариант первого зачета для вводного курса по Verilog и FPGA

Второй вариант из первого зачета с простыми вопросами, который я составил для вводного курса по Verilog и FPGA, который я помогаю преподавать в одном из местных университетов Тимуру Палташеву из AMD. Как вы можете увидеть, это все те же вопросы из моего же зачета для курса по SoC, но без ассемблера и общих вопросов об индустрии.

Я вообще собираюсь скинуть в ЖЖ все 5 вариантов + 40 индивидуальных заданий. Критика приветствуется. Также просьба пройти зачет в голосовалке и сказать мне, сколько это заняло.





Collapse )

Poll #2005445 Второй вариант первого зачета для вводного курса по Verilog и FPGA

1.2 Which waveform is the result of the simulation below?

a)
0(0.0%)
b)
1(25.0%)
c)
3(75.0%)
d)
0(0.0%)
e)
0(0.0%)

2.2 Which waveform is the simulation result of Verilog code below?

a)
0(0.0%)
b)
0(0.0%)
c)
4(100.0%)

3.2 What schematics correspond to Verilog code below?

a)
0(0.0%)
b)
4(100.0%)
c)
0(0.0%)

4.2 What Finite State Machine (FSM) state diagram correspond to Verilog code below?

a)
0(0.0%)
b)
0(0.0%)
c)
0(0.0%)
d)
0(0.0%)
e)
4(100.0%)

5.2 What kind of delay is illustrated on the picture below?

a) Propagation delay: tpd = max delay from input to output
3(75.0%)
b) Contamination delay: tcd = min delay from input to output
1(25.0%)
c) Skew: difference between two clock edges. The clock doesn’t arrive at all registers at same time.
0(0.0%)

6.2 What kind of timing constraint is illustrated on the picture below?

a) Setup time: tsetup = time before clock edge data must be stable (i.e. not changing)
0(0.0%)
b) Hold time: thold = time after clock edge data must be stable
0(0.0%)
c) Aperture time: ta = time around clock edge data must be stable (ta = tsetup + thold)
4(100.0%)
d) Tc = minimum and maximum delays between registers
0(0.0%)

7.2 Which rule for signal assignment is violated in the following code?

a) Synchronous sequential logic: use always @(posedge clk) or always_ff @(posedge clk) and nonblocking assignments
0(0.0%)
b) Simple combinational logic: use continuous assignments (assign...)
0(0.0%)
c) More complicated combinational logic: use always @* or always_comb and blocking assignments
0(0.0%)
d) Assign a signal in only one always statement or continuous assignment statement
3(75.0%)
e) This code does not violate any rules for signal assignment
1(25.0%)

8.2 What will be the resulting frequencies of clock_for_debouncing and clock_for_display?

a) 47.6 Hz and 763 Hz
0(0.0%)
b) 95.3 Hz and 1.53 KHz
0(0.0%)
c) 76.2 Hz and 1.22 KHz
0(0.0%)
d) 7.63 Hz and 122 Hz
4(100.0%)
e) 23.8 Hz and 381 Hz
0(0.0%)

9.2 What is the function of the resistor in this particular circuit?

a) To protect LED from excessive current
4(100.0%)
b) Pullup - to provide the default value 1 for the input
0(0.0%)
c) Pulldown - to provide the default value 0 for the input
0(0.0%)
d) All the above
0(0.0%)
e) This resistor does not have any function in this circuit
0(0.0%)


Было бы круто если бы кто-нибудь показал мне, как делать такие зачеты интерактивными, причем показал бы не ссылкой на сайт интерактивных экзаменов, а используя в качестве примера этот зачет. Я специально попросил не кидать мне ссылки, а показать на моем примере, потому что я уже опробовал несколько таких ссылок и во всех оказались проблемы либо с картинками в качестве ответов, либо с форматированием фрагментов кода.