?

Log in

No account? Create an account
Последний день регистрации! 21 апреля Cadence проводит Technology Day в МИЭТ - Юрий Панчул [entries|archive|friends|userinfo]
Money can buy bandwidth. Latency requires bribing God.

[ website | My Website ]
[ userinfo | livejournal userinfo ]
[ archive | journal archive ]

Последний день регистрации! 21 апреля Cadence проводит Technology Day в МИЭТ [Apr. 18th, 2016|01:20 am]
Yuri Panchul
Последний день регистрации! Cadence Design Systems, одна из двух крупнейших мировых компаний в области автоматизации разработки микросхем, 21 апреля проводит Technology Day в Национальном исследовательском университете «Московский институт электронной техники» (МИЭТ).



Объявление:


Цель cеминара – познакомить участников с новыми продуктами компании Cadence в области заказного проектирования аналоговых интегральных схем, формальной верификации и тестирования цифровых устройств.

Темы семинара:

1. Современные тенденции в микроэлектронике: проектирование и производство. Anton Klotz, 1 час 15 минут

Abstract: Lot of technologies, which we are starting using today, were pure science fiction couple of years ago, like 3D-transistors, Extreme Ultraviolet lithography, IoT devices. In the presentation current and future microelectronics technologies are discussed, what is the advantage of 16nm compared to 20nm and what kind of tradeoffs must engineers take into account, if they are designing for very advanced nodes like 7nm? What is the difference between FD-SOI and FinFET? An outlook about the foundries landscape is provided and which transistor form might dominate the future technology.

2. Modus: Новое средство проектирования в области тестирования цифровых устройств. Михаил Алексеев: 30 минут

Abstract: The number one goal of the new Modus Test Solution is to drive down test cost without impacting die size and coverage to enable our customers to increase profitability. But, that’s only part of a complete test solution. Modus also supports flexible and extensible fault modeling and has a world class ATPG engines to ensure you can deliver high test coverage and high quality patterns for the products giving our customers confidence they will meet their DPM goals. Finally, quickly ramping to high yield is another area that can be expense. The Modus diagnostics technology has been proven to quickly identify critical yield limiters as well as identify the root cause of these issues. All of this adds up to you saving money, time and your reputation.

3. Новое семейство программ в среде ADE платформы Virtuoso 617. Christoph Padberg, 1 час

Abstract: An overview of the new family of tools in the Virtuoso Analog Design Environment (“ADE”) in IC617 will be given. The Explorer, Assembler and Verifier tools are designed to work together cohesively, serving each part of the design cycle: early exploration and getting the circuit basics right, an extensive assembly environment where all the facets and nuances of the circuit can be analyzed and a new verification environment that enables to do final electrical verification on the design by setting up large analog and mixed- signal regressions.

4. Современная технология проектирования топологии на базе платформы Cadence Virtuoso. Christoph Padberg, 30 минут

Abstract: An update will be given about advances in Virtuoso Layout Design technology, including interactive and automated routing, improved flexibility for schematic-driven design, usability and performance advances.

5. Передовые методы расчета анализа схем на базе пакета MMSIM. Christoph Padberg, 30 минут

Abstract: An update will be given about advances in XPS MS Circuit Simulation Technology, including parallel and fast SPICE simulation technology, EMIR postlayout simulation and behavioral modelling.

6. Jasper: Введение в средство проектирования и основы формальной верификации для пользователя. Michael Jacob 1,5 часа

Abstract: Verification methodology is one of the most critical aspects of verifying functional correctness, as it supplies engineers with a roadmap for how to successfully plan, implement, and close on the verification of their designs. Cadence functional verification technology reduces risk and ensures front-end closure with automated planning and management, IP creation and reuse, testbench simulation, performance acceleration, and low-power methodologies, featuring solutions to some of the most important challenges in SoC verification.

7. Об опыте использования программных средств Cadence в реальном секторе экономики, 30 минут.

Семинар состоится в НИУ МИЭТ 21 апреля 2016 года. Начало в 9-00. ауд 3103.

Проезд к месту проведения семинара: http://www.miet.ru/content/s/196

О Вашем решении и составе участников (компания, должность, ФИО, email) просим сообщить до 18 апреля по электронному адресу: dsd@miee.ru (в теме письма обязательно указать «семинар МИЭТ-Cadence»).

Программа семинара:

09:00 – 09:15 Регистрация.
09:15 – 10:30 Тема 1; 1 hour 15 minutes.
10:30 – 11:00 Тема 2; 0.5 hour.
11:00 – 11:15 Кофе – брейк.
11:15 – 12:15 Тема 3; 1 hour.
12:15 – 13:15 Обед.
13:15 – 13:45 Тема 4; 0.5 hour.
13:45 – 14:15 Тема 5; 0.5 hour.
14:15 – 14:30 Кофе – брейк.
14:30 – 16:00 Тема 6; 1.5 hour.
16:00 – 16:30 Тема 7; 0.5 hour.
16:30 – 17:00 Открытая дискуссия, круглый стол.



Два примера софтвера от Cadence из других семинаров и выставок:

1. Тул для синтеза Genus - вот фрагмент его презентации в июне на выставке Design Automation Conference 2015 в Сан-Франциско:





2. Симуляция и верификация. Вот как выглядит отладка процессорного ядра MIPS microAptiv UP из пакета MIPSfpga в среде SimVision. Названия сигналов mpc_ на waveform - это master pipeline control (контроль главного конвейера):




Какая из тем семинара вас наиболее заинтересовала?

1. Современные тенденции в микроэлектронике: проектирование и производство
1(50.0%)
2. Modus: Новое средство проектирования в области тестирования цифровых устройств
0(0.0%)
3. Новое семейство программ в среде ADE платформы Virtuoso 617
0(0.0%)
4. Современная технология проектирования топологии на базе платформы Cadence Virtuoso
0(0.0%)
5. Передовые методы расчета анализа схем на базе пакета MMSIM
0(0.0%)
6. Jasper: Введение в средство проектирования и основы формальной верификации для пользователя
0(0.0%)
7. Об опыте использования программных средств Cadence в реальном секторе экономики
0(0.0%)
Почему бы Cadence не проводить семинары в Украине, чтобы зеленоградцы были вынуждены ездить в Киев?
1(50.0%)
LinkReply

Comments:
From: u_100
2016-04-18 08:26 am (UTC)
Интересно, кто из научных руководителей и от какой кафедры МИЭТ участвует в этом?
Какое участие принимает в этом деле кафедра ИПОВС МИЭТ?
(Reply) (Thread)
[User Picture]From: panchul
2016-04-18 08:30 am (UTC)
Я к сожалению не знаю, но это должен знать kloty
(Reply) (Parent) (Thread)
From: u_100
2016-04-18 08:39 am (UTC)
Он два года уже ничего не пишет, наверное в ЕС уже.
(Reply) (Parent) (Thread)
[User Picture]From: panchul
2016-04-18 08:52 am (UTC)
А вы к нему мессадж пошлите
(Reply) (Parent) (Thread)
[User Picture]From: kloty
2016-04-19 02:40 pm (UTC)
В ЕС я уже 25 лет.

В МИЭТе мы работаем с Владимиром Лосевым и Михаилом Путрием.
(Reply) (Parent) (Thread)
[User Picture]From: ramlamyammambam
2016-04-18 08:35 am (UTC)
За такой перевод тебе бы влепили двойку на физтеховской кафедре инъяза.
Control никогда не переводится как контроль. Всегда - управление.
(Reply) (Thread)
[User Picture]From: panchul
2016-04-18 08:51 am (UTC)
Физтеховская кафедра инъяза для меня, американца, не авторитет. Японское отделение этот кафедры учит суши называть сусями.
(Reply) (Parent) (Thread)
[User Picture]From: mexa_nik
2016-04-18 10:50 am (UTC)
(не смог пройти мимо) - Шикарнейший ответ!!!!
(Reply) (Parent) (Thread)
[User Picture]From: mexa_nik
2016-04-18 10:52 am (UTC)
С удовольствием побывал-бы НО в этот-же день я на SAP
(Reply) (Thread)
From: raygo
2016-04-19 07:03 pm (UTC)
Почему названия сигналов такие короткие из нескольких букв? Так же запутаться легко и малопонятно.
(Reply) (Thread)
[User Picture]From: panchul
2016-04-19 11:59 pm (UTC)
Есть куча трехбуквенных сокращений, которые все в команде знают почему все тривиально: dly - delayed, src - source, cp0 - system coprocessor 0 и т.д.
(Reply) (Parent) (Thread)
From: realurix
2016-04-28 08:01 pm (UTC)
Всё это здорово. Но как будет там отражена покупка Микрочип-ом Атмел-а? Я вот как-то из-за энергопотребления ушёл от микрочипа. Да и новый дизайн их сайта ещё та засада. Авры и Армы всё же дают двухкратный, а то и больше, выигрыш. А тут такая, значит, засада.

Сел тут и подсчитал, потребление у синхронных схем и сравнил с асинхронными. И получилось, что асинхронные схемы перезаряжают только необходимые ёмкости затворов. А это сразу снижает потребление минимум ещё в 2-3 раза без всяких дополнительных приблуд с токами утечки, коими балуются всякие марсиане.

И что? Теперь на более низкопотребляющей архитектуре ARM придётся ставить крест? По крайней мере у Atmel?

Одно успокаивает - космодром "Восточный" им не купить...

Edited at 2016-04-28 08:16 pm (UTC)
(Reply) (Thread)