?

Log in

No account? Create an account
Записался на обзорный курс с элементами физической части ASIC design и бизнеса с фабриками - Юрий Панчул [entries|archive|friends|userinfo]
Money can buy bandwidth. Latency requires bribing God.

[ website | My Website ]
[ userinfo | livejournal userinfo ]
[ archive | journal archive ]

Записался на обзорный курс с элементами физической части ASIC design и бизнеса с фабриками [Jan. 31st, 2016|10:18 am]
Yuri Panchul
Записался студентом на обзорный курс с элементами физической части ASIC design и бизнеса с фабриками - эти стороны микроэлектронной индустрии я знаю недостаточно. Другие аспекты курса (например верификацию на уровне RTL) я бы мог и сам прочитать. Курс проводится в University of California Santa Cruz Extension Silicon Valley. 10 занятий с 6.30 вечера по 9.30. На расстоянии короткой прогулки от офиса Imagination в Санта-Кларе - даже ехать никуда не надо:

http://course.ucsc-extension.edu/modules/shop/index.html?action=section&OfferingID=1532058&SectionID=5277986







Какие аспекты данного курса вас бы заинтересовали?

Overview of ASIC architectures, including networking chips
2(8.0%)
Integration of IP cores: formats, deliverables, watermarks, etc.
4(16.0%)
Overcoming the verification bottleneck: embedded assertions, constrained random tests, equivalence checking and emulation
3(12.0%)
How on-chip firmware code interacts with the chip’s hardware
3(12.0%)
Creating layout for tape-out: metal layers and vias, routing insights, noise avoidance, DFM issues, timing closure
3(12.0%)
How a taped-out design is fabricated onto a silicon die at 32 nm
3(12.0%)
Doing business with silicon foundries: sort, shuttles, corner lots
3(12.0%)
Comprehensive coverage of the chip design flow, from spec through tape-out to fabrication and packaging, equipping students for follow-on courses in RTL design, verification, DFT, and layout
3(12.0%)
Другие (пояснить в комментариях)
1(4.0%)
LinkReply

Comments:
[User Picture]From: sergegers1
2016-01-31 07:09 pm (UTC)
Может быть там повстречаете юную Радулову, которая нашла в себе силы оставить изучение журналистики и феминистских практик.
(Reply) (Thread)
[User Picture]From: panchul
2016-01-31 07:20 pm (UTC)
Я все надеюсь что radulova прийдет на какое-нибудь мое мероприятие в Москве и обнимет меня сзади незаметно. Кстати у нее скоро День Рождения. Писать пост для вывода в топ или пощадить?
(Reply) (Parent) (Thread)
[User Picture]From: sergegers1
2016-01-31 07:53 pm (UTC)
Вообще странно, я думал, вы как-нибудь в один из приездов в Москву подкараулите её у выхода из редакции и преподнесёте букет камелий. Ну или просто наброситесь из-за угла. А по поводу поста не знаю, почувствуете вдохновение - пишите.
(Reply) (Parent) (Thread)
[User Picture]From: panchul
2016-01-31 07:59 pm (UTC)
Я хотел выделить день для набрасывания из-за угла, но оказалось слишком много семинаров
(Reply) (Parent) (Thread)
[User Picture]From: flip_flop111
2016-01-31 07:15 pm (UTC)
а вы Vivado уже успели пощупать ?
(Reply) (Thread)
[User Picture]From: panchul
2016-01-31 07:18 pm (UTC)
Вы имеете в виду Vivado как upgrade ISE или Vivado как behavioral synthesis из SystemC или Vivado IP Integrator?
(Reply) (Parent) (Thread)
[User Picture]From: flip_flop111
2016-01-31 07:22 pm (UTC)
как upgrade. Интересует совместимость проектов из последнего Ise и Vivado
(Reply) (Parent) (Thread)
[User Picture]From: panchul
2016-01-31 07:24 pm (UTC)
Я в новом Vivado строю проекты с нуля. Кроме этого, они прервали совместимость по типам FPGA, по крайней мере для low-end. Например Spartan-6 не идет на Vivado, а Artix-7 не идет на ISE. Посему мне приходится ставить и ISE, и Vivado.
(Reply) (Parent) (Thread)
[User Picture]From: flip_flop111
2016-01-31 07:29 pm (UTC)
ну а Verilog то он понимает ? Или его исключительно SystemC кормить ?

Edited at 2016-01-31 07:29 pm (UTC)
(Reply) (Parent) (Thread)
[User Picture]From: panchul
2016-01-31 07:38 pm (UTC)
Понимает, понимает. Для пользователей ISE де-факто ничего не изменилось,
(Reply) (Parent) (Thread)
[User Picture]From: flip_flop111
2016-01-31 07:43 pm (UTC)
Понял. Спасибо. Следующий проект планируется на Virtex VII, вот и озадачился - пока нет в наличии железа начать проект на имеющейся плате предыдущего поколения.

А интерфейс IP ядер сильно изменился ?

Edited at 2016-01-31 07:44 pm (UTC)
(Reply) (Parent) (Thread)
[User Picture]From: panchul
2016-01-31 08:01 pm (UTC)
Недостаточно статистики - я по Xilinx IP ядрам не специалист
(Reply) (Parent) (Thread)
[User Picture]From: flip_flop111
2016-01-31 08:02 pm (UTC)
ясно )
(Reply) (Parent) (Thread)
[User Picture]From: Алексей Романов
2016-01-31 07:30 pm (UTC)

Artix7 прекрасно синтезируется в ISE

Я год назад вел курс для студентов по проектированию на ПЛИС. В качестве плат использовали Digilent Nexys 4. Синтезировали все из под ISE. Проблем не было.
(Reply) (Parent) (Thread)
[User Picture]From: panchul
2016-01-31 07:37 pm (UTC)

Re: Artix7 прекрасно синтезируется в ISE

Какая версия ISE ?
(Reply) (Parent) (Thread)
[User Picture]From: Алексей Романов
2016-02-01 07:17 am (UTC)

Re: Artix7 прекрасно синтезируется в ISE

Сейчас у меня ISE 14.7 WebPack. Со студентами по моему у меня был 14.3, но сейчас точно не скажу.
Кстати, сейчас вспомнил, что он вроде ставился сразу с Vivado, т.к. в WebPack отсутствует возможность выбора того, что ставть. Но я его (Vivado) просто руками снеc:) И на возможности ISE по синтезу это никак не повлияло:) Зато освободило кучу места.

Там на сайте даже написано http://www.xilinx.com/products/design-tools/ise-design-suite.html:

Xilinx recommends Vivado® Design Suite for new design starts with Ultrascale™, Virtex®-7, Kintex®-7, Artix®-7, and Zynq®-7000.

Но recommends никак не указывает, что ISE не будет работать, скорее наоборот. А вот следующее семейство скорее всего уже не будет поддерживаться.
(Reply) (Parent) (Thread)
[User Picture]From: flip_flop111
2016-01-31 07:45 pm (UTC)

Re: Artix7 прекрасно синтезируется в ISE

Виртекс 7-й интересует
(Reply) (Parent) (Thread)
[User Picture]From: Алексей Романов
2016-02-01 07:20 am (UTC)

Re: Artix7 прекрасно синтезируется в ISE

У меня WebPack, так что проверить не могу. Но насколько я знаю, ISE поддерживает все 7-ое семейство. Другое дело, что где-то в презентациях я видел, что по мнению Xilinx, ISE будет собирать большие чипы дольше и менее эффективно, чем Vivado
(Reply) (Parent) (Thread)
[User Picture]From: flip_flop111
2016-02-01 07:28 am (UTC)

Re: Artix7 прекрасно синтезируется в ISE

Понял вас, спасибо )
(Reply) (Parent) (Thread)
[User Picture]From: llsnk
2016-02-02 10:34 am (UTC)
Не могли бы Вы как-нибудь описать программу обучения, которую Вы составили для своих детей, и Вашу политику в отношении ТВ/компьютера/гаджетов дома?
(Reply) (Thread)