?

Log in

No account? Create an account
Начинаю выкладывать зачеты, которые я составляю для вводного курса по Verilog и FPGA - Юрий Панчул [entries|archive|friends|userinfo]
Money can buy bandwidth. Latency requires bribing God.

[ website | My Website ]
[ userinfo | livejournal userinfo ]
[ archive | journal archive ]

Начинаю выкладывать зачеты, которые я составляю для вводного курса по Verilog и FPGA [Mar. 25th, 2015|08:04 am]
Yuri Panchul
Первый вариант из первого зачета с простыми вопросами, который я составил для вводного курса по Verilog и FPGA, который я помогаю преподавать в одном из местных университетов Тимуру Палташеву из AMD. Как вы можете увидеть, это все те же вопросы из моего же зачета для курса по SoC (который я публиковал раньше), но без ассемблера и общих вопросов об индустрии.

Я вообще собираюсь скинуть в ЖЖ все 5 вариантов + 40 индивидуальных заданий + другие экзамены. Критика приветствуется. Также просьба пройти зачет в голосовалке и сказать мне, сколько это заняло.

Было бы круто если бы кто-нибудь показал мне, как делать такие зачеты интерактивными, причем показал бы не ссылкой на сайт интерактивных экзаменов, а используя в качестве примера этот зачет





Midterm February 28, 2015  Name ____________________________________  Student ID __________________

1.1 Which waveform is the result of the simulation below?

module design (input a, input b, output o);

    assign o = ~ a & ~ b;

endmodule

module tb;

    logic a, b, o;

    design design_inst (a, b, o);

    initial
    begin
        $dumpvars;
        $monitor ("%t a %b b %b o %b", $time, a, b, o);

        #10;
        a = 0; b = 0; #10;
        a = 1; b = 0; #10;
        a = 0; b = 1; #10;
        a = 1; b = 1; #10;
    end

endmodule

a)



b)



c)



d)



e)



2.1 Which waveform is the simulation result of Verilog code below?

module dut
(
    input              clk,
    input        [7:0] d,
    output logic [7:0] q
);
    always @(posedge clk)
        q <= d;

endmodule

module testbench;

    logic clk;
    logic [7:0] d, q;

    dut dut (clk, d, q);

    initial
    begin
       clk = 0;

       forever
           #10 clk = ! clk;
    end

    initial
    begin
        $dumpvars ();

        for (int i = 0; i < 10; i++)
        begin
            @(posedge clk);
            #15;
            d = i;
        end

        $finish;
    end

endmodule

a)



b)



c)



3.1 What schematics correspond to Verilog code below?

module dut
(
    input              clk,
    input        [7:0] d,
    output logic [7:0] q
);
    logic [7:0] r;

    always @(posedge clk)
        r <= d;

    always @(posedge clk)
        q <= r;

endmodule



4.1 What Finite State Machine (FSM) state diagram correspond to Verilog code below?

module dut
(
    input  clk,
    input  resetn,
    input  a,
    output b
);
    logic [1:0] state;

    always @(posedge clk)
        if (! resetn)
            state <= 0;
        else
            case (state)
            0: if (  a) state <= 1;
            1: if (! a) state <= 2;
            2:          state <= 3;
            3:          state <= 0;
            endcase

    assign b = (state == 2);

endmodule



5.1 What kind of delay is illustrated on the picture below (marked by "?")?

a) Propagation delay: tpd = max delay from input to output

b) Contamination delay: tcd = min delay from input to output

c) Skew: difference between two clock edges. The clock doesn’t arrive at all registers at same time.



6.1 What kind of timing constraint is illustrated on the picture below (marked by "?")?

a) Setup time: tsetup = time before clock edge data must be stable (i.e. not changing)

b) Hold time: thold = time after clock edge data must be stable

c) Aperture time: ta = time around clock edge data must be stable (ta = tsetup +  thold)

d) Tc = minimum and maximum delays between registers



7.1 Which rule for signal assignment is violated in the following code?

a) Synchronous sequential logic: use always @(posedge clk) or always_ff @(posedge clk)
and nonblocking assignments (<=)    

        always_ff @ (posedge clk)
		   q <= d; // nonblocking

b) Simple combinational logic: use continuous assignments (assign…)

             assign y = a & b; 

c) More complicated combinational logic: use always @* or always_comb and blocking assignments (=)

d) Assign a signal in only one always statement or continuous assignment statement

e) This code does not violate any rules for signal assignment

module dut
(
    input              clk,
    input        [7:0] d,
    output logic [7:0] q
);
    logic [7:0] r;

    always @(posedge clk)
        r = d;

    always @(posedge clk)
        q = r;

endmodule

8.1 Suppose you are using the following module
to generate low-frequency clock using 25 MHz clock.
What will be the resulting frequencies
of clock_for_debouncing and clock_for_display?

a) 47.6 Hz and 763 Hz
b) 95.3 Hz and 1.53 KHz
c) 76.2 Hz and 1.22 KHz
d) 7.63 Hz and 122 Hz
e) 23.8 Hz and 381 Hz

module clock_divider
(
    input  clock,
    input  reset,
    output clock_for_debouncing,
    output clock_for_display
);

    reg [19:0] counter;

    always @(posedge clock)
    begin
        if (reset)
            counter <= 0;
        else
            counter <= counter + 1;
    end

    assign clock_for_debouncing = counter [19];
    assign clock_for_display    = counter [15];

endmodule

9.1 What is the function of the resistor in this particular circuit?

a) To protect LED from excessive current
b) Pullup - to provide the default value 1 for the input
c) Pulldown - to provide the default value 0 for the input
d) All the above
e) This resistor does not have any function in this circuit




Test written by Yuri Panchul
Sources of pictures:

Slides from Steve Harris and Sarah Harris that accompany textbook
Digital Design and Computer Architecture, Second Edition by David Harris and Sarah Harris, 2012
http://tinkerlog.com/2009/04/05/driving-an-led-with-or-without-a-resistor/
http://learn.sparkfun.com/tutorials/pull-up-resistors
http://ieeetamu.org/mcc/wsref/



Poll #2005370 Первый вариант первого зачета для вводного курса по Verilog и FPGA - test

1.1 Which waveform is the result of the simulation below?

a)
0(0.0%)
b)
3(75.0%)
c)
1(25.0%)
d)
0(0.0%)
e)
0(0.0%)

2.1 Which waveform is the simulation result of Verilog code below?

a)
0(0.0%)
b)
3(75.0%)
c)
1(25.0%)

3.1 What schematics correspond to Verilog code below?

a)
4(100.0%)
b)
0(0.0%)
c)
0(0.0%)

4.1 What Finite State Machine (FSM) state diagram correspond to Verilog code below?

a)
3(75.0%)
b)
0(0.0%)
c)
0(0.0%)
d)
1(25.0%)
e)
0(0.0%)

5.1 What kind of delay is illustrated on the picture below?

a) Propagation delay: tpd = max delay from input to output
1(25.0%)
b) Contamination delay: tcd = min delay from input to output
0(0.0%)
c) Skew: difference between two clock edges. The clock doesn’t arrive at all registers at same time.
3(75.0%)

6.1 What kind of timing constraint is illustrated on the picture below?

a) Setup time: tsetup = time before clock edge data must be stable (i.e. not changing)
0(0.0%)
b) Hold time: thold = time after clock edge data must be stable
0(0.0%)
c) Aperture time: ta = time around clock edge data must be stable (ta = tsetup + thold)
1(25.0%)
d) Tc = minimum and maximum delays between registers
3(75.0%)

7.1 Which rule for signal assignment is violated in the following code?

a) Synchronous sequential logic: use always @(posedge clk) or always_ff @(posedge clk) and nonblocking assignments
2(50.0%)
b) Simple combinational logic: use continuous assignments (assign...)
0(0.0%)
c) More complicated combinational logic: use always @* or always_comb and blocking assignments
1(25.0%)
d) Assign a signal in only one always statement or continuous assignment statement
0(0.0%)
e) This code does not violate any rules for signal assignment
1(25.0%)

8.1 What will be the resulting frequencies of clock_for_debouncing and clock_for_display?

a) 47.6 Hz and 763 Hz
0(0.0%)
b) 95.3 Hz and 1.53 KHz
0(0.0%)
c) 76.2 Hz and 1.22 KHz
0(0.0%)
d) 7.63 Hz and 122 Hz
1(25.0%)
e) 23.8 Hz and 381 Hz
3(75.0%)

9.1 What is the function of the resistor in this particular circuit?

a) To protect LED from excessive current
0(0.0%)
b) Pullup - to provide the default value 1 for the input
1(25.0%)
c) Pulldown - to provide the default value 0 for the input
3(75.0%)
d) All the above
0(0.0%)
e) This resistor does not have any function in this circuit
0(0.0%)


Было бы круто если бы кто-нибудь показал мне, как делать такие зачеты интерактивными, причем показал бы не ссылкой на сайт интерактивных экзаменов, а используя в качестве примера этот зачет
LinkReply

Comments:
[User Picture]From: spamsink
2015-03-25 03:17 pm (UTC)
Под сайтом интерактивных экзаменов, который не надо показывать, ты имеешь в виду sporcle.com?
(Reply) (Thread)
[User Picture]From: panchul
2015-03-25 04:37 pm (UTC)
Я специально попросил не кидать мне ссылки, а показать на моем примере, потому что я уже опробовал несколько таких ссылок и во всех оказались проблемы либо с картинками в качестве ответов, либо с форматированием фрагментов кода.
Впррчем этого я не помню, посмотрю, спасибо.
(Reply) (Parent) (Thread)
[User Picture]From: nikolka22
2015-03-25 03:17 pm (UTC)
сделано!
(Reply) (Thread)
[User Picture]From: panchul
2015-03-25 05:22 pm (UTC)
Сделано где? что?
(Reply) (Parent) (Thread)
[User Picture]From: nikolka22
2015-03-25 05:24 pm (UTC)
опрос же.
(Reply) (Parent) (Thread)
[User Picture]From: panchul
2015-03-25 05:34 pm (UTC)
3 правильно, остальные неправильно. Даже скорее 2.5 правильно, так как в одном из вопросов есть неоднозначность. Ну пусть будет 3.
(Reply) (Parent) (Thread)
[User Picture]From: livejournal
2015-03-25 03:22 pm (UTC)

Начинаю выкладывать зачеты, которые я составляю для вв

User rbsysnn referenced to your post from Начинаю выкладывать зачеты, которые я составляю для вводного курса по Verilog и FPGA saying: [...] взят у в Начинаю выкладывать зачеты, которые я составляю для вводного курса по Verilog и FPGA [...]
(Reply) (Thread)
[User Picture]From: spamsink
2015-03-25 03:23 pm (UTC)
9.1 e) нужно формулировать как "resistance is futile".
(Reply) (Thread)
[User Picture]From: rbsysnn
2015-03-25 03:24 pm (UTC)

Мне понравился

это конструктор учебных курсов и тестов.
есть бесплатная форма использования.
http://teachbase.ru/

Самому настраивать времени нет, но на внешний вид все реализуемо.
Причем весьма просто.

Edited at 2015-03-25 03:25 pm (UTC)
(Reply) (Thread)
[User Picture]From: panchul
2015-03-25 04:35 pm (UTC)

Re: Мне понравился


Я специально попросил не кидать мне ссылки, а показать на моем примере, потому что я уже опробовал несколько таких ссылок и во всех оказались проблемы либо с картинками в качестве ответов, либо с форматированием фрагментов кода.

Впррчем я посмотрю, спасибо.
(Reply) (Parent) (Thread)
From: raygo
2015-03-25 05:14 pm (UTC)

Re: Мне понравился

>проблемы либо с картинками в качестве ответов, либо с форматированием фрагментов кода.

Это очень точное замечание.Возможно такие редакторы простые не умеют поддерживать форматирование. Возможно код лучше вставлять ввиде картинки. попробовал пару редакторов-форматирование кода сбивается в готовой странице
(Reply) (Parent) (Thread)
[User Picture]From: budushee_rossii
2015-04-14 12:06 pm (UTC)

Re: Мне понравился

Спасибо за рекомендацию, мы стараемся!
(Teachbase)
(Reply) (Parent) (Thread)
From: friend_or_foe
2015-03-25 06:48 pm (UTC)
прошел, минут 20 заняло
(Reply) (Thread)
[User Picture]From: panchul
2015-03-25 07:00 pm (UTC)
Очень хорошо, один неправильно, 8 правильно
(Reply) (Parent) (Thread)
From: friend_or_foe
2015-03-25 07:20 pm (UTC)
ура, зачет =) спасибо
(Reply) (Parent) (Thread)
[User Picture]From: Николай Пузанов
2015-03-26 10:49 am (UTC)
4 минуты, потому что я уже решал второй вариант. Правильно хоть ответил?
А, вот уже вижу первое неправильно.

Edited at 2015-03-26 10:51 am (UTC)
(Reply) (Thread)
From: mashashama
2015-03-26 03:59 pm (UTC)
10 минут
(Reply) (Thread)
From: mashashama
2015-03-26 04:23 pm (UTC)
В 6 вопросе смущает, что знаком вопроса обозначен период тактового сигнала, а варианта ответа такого нет. Вариант d отметил так, как вроде на диаграмме есть еще стрелочки показывающие минимальное и максимальные время.
(Reply) (Thread)